Error (10663): Verilog HDL Port Connection error at led_demo.v(6): output or inout port "led" must be connected to a structural net expression
错误现象：
原因：
连接模块端口的中间变量使用wire类型，而不应该是reg类型。
修改：
文章来自：http://www.cnblogs.com/pengdonglin137/p/4999149.html
错误现象：
原因：
连接模块端口的中间变量使用wire类型，而不应该是reg类型。
修改：