【vivado】AXI4接口verilog代码分析

 用vivado创建new AXI4 IP，配置：AXI4-Full，Master。分析内部关于AXI4接口自动产生的代码。

• 在 M_AXI_ACLK 同步时钟下，抓取 INIT_AXI_TXN 由低变高，让 init_txn_pulse 产生个pulse信号。
• 输入信号 INIT_AXI_TXN 是这个ip的一个输入信号，应该是由用户在PL或PS侧控制；
• 产生信号 init_txn_pulse 负责在运行中初始化接口的关键控制信号，如同 M_AXI_ARESETN 下的初始化；

Write Address Channel